面試崗位：IC開發(fā)設(shè)計(jì)師
西安中興 專業(yè)面試
先2min自我介紹,然后面試官讓選一個自己的項(xiàng)目詳細(xì)介紹。

介紹完根據(jù)項(xiàng)目提問，問我后端綜合的時候有沒有碰到什么時序問題。
答：后端不是我的主要工作，不清楚。
【后期需要補(bǔ)充后端綜合時序問題】
面試官再問：有木有別的跟IC設(shè)計(jì)相關(guān)的新目。
很遺憾，我只準(zhǔn)備了這一個項(xiàng)目，就只能回答沒有。
問：你這些設(shè)計(jì)都會設(shè)計(jì)到算法，為什么不搞算法。
問：你的編程語言能力怎么樣：
答：能熟練運(yùn)用Verilog代碼編寫
問：有木有FPGA相關(guān)經(jīng)驗(yàn)?
答：有，今年的一個課題是關(guān)于FPGA的，是用C語言
問：你的C語言能力咋樣：
答：還行，以前學(xué)過，現(xiàn)在也是邊用邊補(bǔ)充學(xué)習(xí)。
問：對加班怎么看
問：你還有什么問題
問：假如現(xiàn)在給你一個項(xiàng)目，是前面沒人做過的，代碼也不能從網(wǎng)上down下來，那你怎么辦？
還問了在校成績，獎學(xué)金之類的
問如果做IC驗(yàn)證會考慮嗎
答：我更傾向做IC設(shè)計(jì)

沒有問Verilog語言和C語言的應(yīng)用語法上的問題，感覺沒問啥專業(yè)的問題，就只問了有木有那個語言能力之類的。

-------------------------------------------------------------------------------實(shí)驗(yàn)室其他人面試
遇到問題：面模擬的手畫電路，分析帶寬增益，bandgap.
同樣面IC的，手寫Verilog代碼實(shí)現(xiàn)同步輸出和異步置零，問Verilog中initial和always的區(qū)別之類的應(yīng)用問題。
問DRC,LVS全程是啥
問如何看待后端
異步時鐘同步問題，快時鐘同步問題。
后端dc,pt是跑啥的。

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感覺項(xiàng)目就是，你們這個項(xiàng)目中怎么實(shí)現(xiàn)的（問框架），你負(fù)責(zé)干啥的（自己的職能），你遇到的難題是什么（你負(fù)責(zé)的這一塊的問題），你怎么解決的，你從中學(xué)到了什么。

總結(jié)

以上是生活随笔為你收集整理的2020-7-3中兴IC开发设计师 专业面，的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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